CID Seminar 6: Istoricul versiunilor

28 aprilie 2014

• actualăprec 11:5728 aprilie 2014 11:57‎ Rhobincu discuție contribuții‎ 10.433 de octeți +3‎ →‎Exemplul 1
• actualăprec 11:5628 aprilie 2014 11:56‎ Rhobincu discuție contribuții‎ 10.430 de octeți +3‎ →‎Exemplul 1
• actualăprec 11:5628 aprilie 2014 11:56‎ Rhobincu discuție contribuții‎ 10.427 de octeți +26‎ →‎Exemplul 1
• actualăprec 11:5528 aprilie 2014 11:55‎ Rhobincu discuție contribuții‎ 10.401 octeți +534‎ →‎Exemplul 1
• actualăprec 11:5428 aprilie 2014 11:54‎ Rhobincu discuție contribuții‎ 9.867 de octeți −2‎ →‎Exemplul 1
• actualăprec 11:5428 aprilie 2014 11:54‎ Rhobincu discuție contribuții‎ 9.869 de octeți +1.412‎ →‎Exemplul 1

27 aprilie 2014

• actualăprec 21:1527 aprilie 2014 21:15‎ Rhobincu discuție contribuții‎ 8.457 de octeți +2.374‎ →‎Exemplul 3
• actualăprec 21:1427 aprilie 2014 21:14‎ Rhobincu discuție contribuții‎ 6.083 de octeți +1.106‎ →‎Exemplul 2
• actualăprec 21:1327 aprilie 2014 21:13‎ Rhobincu discuție contribuții‎ 4.977 de octeți +311‎ →‎Exemplul 2
• actualăprec 21:1227 aprilie 2014 21:12‎ Rhobincu discuție contribuții‎ 4.666 de octeți +18‎ →‎Exemplul 1
• actualăprec 21:1227 aprilie 2014 21:12‎ Rhobincu discuție contribuții‎ 4.648 de octeți +660‎ →‎Exemplul 1
• actualăprec 21:1027 aprilie 2014 21:10‎ Rhobincu discuție contribuții‎ 3.988 de octeți +11‎ →‎Exemplul 1
• actualăprec 21:1027 aprilie 2014 21:10‎ Rhobincu discuție contribuții‎ 3.977 de octeți +1.364‎ →‎Exemplul 1
• actualăprec 21:0827 aprilie 2014 21:08‎ Rhobincu discuție contribuții‎ 2.613 octeți +2.613‎ Pagină nouă: În acest seminar vi se va prezenta noțiunea de automat finit și modul de descriere al acestuia în Verilog. Cuvinte cheie: automat finit, FSM (Finite State Machine), Mealy, Moore,...