Verilog: Istoricul versiunilor

12 februarie 2012

• actualăprec 17:3512 februarie 2012 17:35‎ Rhobincu discuție contribuții‎ 20.761 de octeți +535‎ →‎Module de test (nesintetizabile)
• actualăprec 17:2412 februarie 2012 17:24‎ Rhobincu discuție contribuții‎ 20.226 de octeți +1.655‎ →‎Module de test (nesintetizabile)
• actualăprec 16:5712 februarie 2012 16:57‎ Rhobincu discuție contribuții‎ 18.571 de octeți +2.127‎ →‎Blocuri de instanțiere
• actualăprec 16:4312 februarie 2012 16:43‎ Rhobincu discuție contribuții‎ 16.444 de octeți −5‎ →‎Blocuri de instanțiere
• actualăprec 16:4012 februarie 2012 16:40‎ Rhobincu discuție contribuții‎ 16.449 de octeți +761‎ →‎Blocuri de instanțiere
• actualăprec 16:3512 februarie 2012 16:35‎ Rhobincu discuție contribuții‎ 15.688 de octeți +509‎ →‎Blocuri de instanțiere
• actualăprec 16:3012 februarie 2012 16:30‎ Rhobincu discuție contribuții‎ 15.179 de octeți +271‎ →‎Blocuri de instanțiere
• actualăprec 16:2812 februarie 2012 16:28‎ Rhobincu discuție contribuții‎ 14.908 octeți −2‎ →‎Blocuri de instanțiere
• actualăprec 16:2712 februarie 2012 16:27‎ Rhobincu discuție contribuții‎ 14.910 octeți +1.189‎ →‎Blocuri de instanțiere

7 februarie 2012

• actualăprec 14:117 februarie 2012 14:11‎ Rhobincu discuție contribuții‎ 13.721 de octeți +108‎ →‎Module de test (nesintetizabile)
• actualăprec 14:097 februarie 2012 14:09‎ Rhobincu discuție contribuții‎ 13.613 octeți +40‎ →‎Blocuri always secvențiale. Asignări non-blocante (non-blocking assignments)
• actualăprec 14:097 februarie 2012 14:09‎ Rhobincu discuție contribuții‎ 13.573 de octeți +16‎ →‎Module
• actualăprec 14:077 februarie 2012 14:07‎ Rhobincu discuție contribuții‎ 13.557 de octeți +54‎ →‎Blocuri always secvențiale. Asignări non-blocante (non-blocking assignments)
• actualăprec 14:017 februarie 2012 14:01‎ Rhobincu discuție contribuții‎ 13.503 octeți +55‎ →‎Blocuri assign
• actualăprec 12:227 februarie 2012 12:22‎ Rhobincu discuție contribuții‎ 13.448 de octeți +283‎ →‎Fire (wire) și registre (reg)

30 ianuarie 2012

• actualăprec 13:4530 ianuarie 2012 13:45‎ Rhobincu discuție contribuții‎ 13.165 de octeți 0‎ →‎Blocuri always secvențiale. Asignări non-blocante (non-blocking assignments)
• actualăprec 13:4430 ianuarie 2012 13:44‎ Rhobincu discuție contribuții‎ 13.165 de octeți −1‎ →‎Blocuri always secvențiale. Asignări non-blocante (non-blocking assignments)
• actualăprec 13:4330 ianuarie 2012 13:43‎ Rhobincu discuție contribuții‎ 13.166 de octeți −1‎ →‎Blocuri always secvențiale. Asignări non-blocante (non-blocking assignments)
• actualăprec 13:4230 ianuarie 2012 13:42‎ Rhobincu discuție contribuții‎ 13.167 de octeți +1‎ →‎Blocuri always secvențiale. Asignări non-blocante (non-blocking assignments)
• actualăprec 13:4230 ianuarie 2012 13:42‎ Rhobincu discuție contribuții‎ 13.166 de octeți +3.824‎ →‎Blocuri always secvențiale
• actualăprec 13:1130 ianuarie 2012 13:11‎ Rhobincu discuție contribuții‎ 9.342 de octeți +61‎ →‎Blocuri always
• actualăprec 13:0930 ianuarie 2012 13:09‎ Rhobincu discuție contribuții‎ 9.281 de octeți +1‎ →‎Blocuri always
• actualăprec 13:0930 ianuarie 2012 13:09‎ Rhobincu discuție contribuții‎ 9.280 de octeți −1‎ →‎Fire (wire) și registre (reg)
• actualăprec 13:0830 ianuarie 2012 13:08‎ Rhobincu discuție contribuții‎ 9.281 de octeți +201‎ →‎Fire (wire) și registre (reg)
• actualăprec 13:0630 ianuarie 2012 13:06‎ Rhobincu discuție contribuții‎ 9.080 de octeți +40‎ Fără descriere a modificării
• actualăprec 13:0430 ianuarie 2012 13:04‎ Rhobincu discuție contribuții‎ 9.040 de octeți 0‎ →‎Implementarea modulelor Verilog
• actualăprec 10:5030 ianuarie 2012 10:50‎ Rhobincu discuție contribuții‎ 9.040 de octeți +9.040‎ →‎Blocuri always
• actualăprec 10:4930 ianuarie 2012 10:49‎ Rhobincu discuție contribuții‎ gol −7.634‎ Ștergerea conținutului paginii
• actualăprec 10:2630 ianuarie 2012 10:26‎ Rhobincu discuție contribuții‎ 7.634 de octeți +49‎ →‎Blocuri assign
• actualăprec 10:2230 ianuarie 2012 10:22‎ Rhobincu discuție contribuții‎ 7.585 de octeți +154‎ →‎Fire (wire) și registre (reg)
• actualăprec 10:1730 ianuarie 2012 10:17‎ Rhobincu discuție contribuții‎ 7.431 de octeți +728‎ →‎Fire (wire) și registre (reg)
• actualăprec 10:0630 ianuarie 2012 10:06‎ Rhobincu discuție contribuții‎ 6.703 octeți −1‎ →‎Implementarea modulelor Verilog
• actualăprec 10:0330 ianuarie 2012 10:03‎ Rhobincu discuție contribuții‎ 6.704 octeți +883‎ →‎Implementarea modulelor Verilog
• actualăprec 09:4930 ianuarie 2012 09:49‎ Rhobincu discuție contribuții‎ 5.821 de octeți +32‎ →‎Blocuri assign
• actualăprec 09:4730 ianuarie 2012 09:47‎ Rhobincu discuție contribuții‎ 5.789 de octeți +455‎ →‎Implementarea modulelor Verilog
• actualăprec 09:3630 ianuarie 2012 09:36‎ Rhobincu discuție contribuții‎ 5.334 de octeți +403‎ →‎Implementarea modulelor Verilog
• actualăprec 09:2530 ianuarie 2012 09:25‎ Rhobincu discuție contribuții‎ 4.931 de octeți +947‎ Fără descriere a modificării
• actualăprec 08:5330 ianuarie 2012 08:53‎ Rhobincu discuție contribuții‎ 3.984 de octeți −64‎ Fără descriere a modificării
• actualăprec 08:4330 ianuarie 2012 08:43‎ Rhobincu discuție contribuții‎ 4.048 de octeți +109‎ →‎Module
• actualăprec 08:4230 ianuarie 2012 08:42‎ Rhobincu discuție contribuții‎ 3.939 de octeți +92‎ →‎Module

23 ianuarie 2012

• actualăprec 09:1623 ianuarie 2012 09:16‎ Rhobincu discuție contribuții‎ 3.847 de octeți 0‎ →‎Module

20 ianuarie 2012

• actualăprec 12:1020 ianuarie 2012 12:10‎ Rhobincu discuție contribuții‎ 3.847 de octeți +391‎ →‎Module
• actualăprec 12:0020 ianuarie 2012 12:00‎ Rhobincu discuție contribuții‎ 3.456 de octeți +236‎ →‎Module
• actualăprec 11:5220 ianuarie 2012 11:52‎ Rhobincu discuție contribuții‎ 3.220 de octeți +304‎ →‎Module
• actualăprec 11:4520 ianuarie 2012 11:45‎ Rhobincu discuție contribuții‎ 2.916 octeți +955‎ →‎Module
• actualăprec 11:2920 ianuarie 2012 11:29‎ Rhobincu discuție contribuții‎ 1.961 de octeți +31‎ →‎Module
• actualăprec 11:2720 ianuarie 2012 11:27‎ Rhobincu discuție contribuții‎ 1.930 de octeți +91‎ →‎Module
• actualăprec 11:2120 ianuarie 2012 11:21‎ Rhobincu discuție contribuții‎ 1.839 de octeți +643‎ →‎Module

19 ianuarie 2012

• actualăprec 18:0019 ianuarie 2012 18:00‎ Rhobincu discuție contribuții‎ 1.196 de octeți +93‎ →‎Module
• actualăprec 17:2119 ianuarie 2012 17:21‎ Rhobincu discuție contribuții‎ 1.103 octeți +1.103‎ Pagină nouă: == Module == Limabjul Verilog este structurat pe module. Fiecare modul reprezintă un circuit care implementează o anume funcție. Spre exemplu un modul poate reprezenta un sumator,...