Verilog EN: Istoricul versiunilor

12 aprilie 2018

• actualăprec 09:1512 aprilie 2018 09:15‎ Cbira discuție contribuții‎ 24.348 de octeți +15.985‎ Fără descriere a modificării
• actualăprec 08:2712 aprilie 2018 08:27‎ Cbira discuție contribuții‎ 8.363 de octeți +2‎ →‎Combined always' blocks
• actualăprec 08:2712 aprilie 2018 08:27‎ Cbira discuție contribuții‎ 8.361 de octeți +7‎ →‎Fire (wire) and registers (reg)
• actualăprec 08:2612 aprilie 2018 08:26‎ Cbira discuție contribuții‎ 8.354 de octeți +4.456‎ Fără descriere a modificării
• actualăprec 08:2512 aprilie 2018 08:25‎ Cbira discuție contribuții‎ 3.898 de octeți +1‎ →‎Verilog Module Interface
• actualăprec 08:2512 aprilie 2018 08:25‎ Cbira discuție contribuții‎ 3.897 de octeți −563‎ →‎Verilog Module Interface
• actualăprec 08:2312 aprilie 2018 08:23‎ Cbira discuție contribuții‎ 4.460 de octeți +2‎ →‎Modules (synthesizable)
• actualăprec 08:2312 aprilie 2018 08:23‎ Cbira discuție contribuții‎ 4.458 de octeți +2‎ →‎Verilog Module Interface
• actualăprec 08:2212 aprilie 2018 08:22‎ Cbira discuție contribuții‎ 4.456 de octeți −4.438‎ Fără descriere a modificării

11 aprilie 2018

• actualăprec 23:3911 aprilie 2018 23:39‎ Cbira discuție contribuții‎ 8.894 de octeți +1‎ →‎Blocks assign
• actualăprec 23:3811 aprilie 2018 23:38‎ Cbira discuție contribuții‎ 8.893 de octeți +4‎ Fără descriere a modificării
• actualăprec 23:3711 aprilie 2018 23:37‎ Cbira discuție contribuții‎ 8.889 de octeți −114‎ Fără descriere a modificării

29 martie 2018

• actualăprec 09:3029 martie 2018 09:30‎ Cbira discuție contribuții‎ 9.003 octeți −3‎ →‎Wires (wire) and registers (reg)
• actualăprec 09:2829 martie 2018 09:28‎ Cbira discuție contribuții‎ 9.006 octeți −23‎ →‎Wires (wire) and registers (reg)
• actualăprec 09:2129 martie 2018 09:21‎ Cbira discuție contribuții‎ 9.029 de octeți +21‎ →‎Wires (wire) and registers (reg)
• actualăprec 09:1729 martie 2018 09:17‎ Cbira discuție contribuții‎ 9.008 octeți −4‎ →‎Wires (wire) and registers (reg)
• actualăprec 09:0829 martie 2018 09:08‎ Cbira discuție contribuții‎ 9.012 octeți −1‎ →‎Wires (wire) and registers (reg)
• actualăprec 09:0729 martie 2018 09:07‎ Cbira discuție contribuții‎ 9.013 octeți −5‎ →‎Wires (wire) and registers (reg)
• actualăprec 09:0629 martie 2018 09:06‎ Cbira discuție contribuții‎ 9.018 octeți −28‎ →‎Wires (wire) and registers (reg)
• actualăprec 09:0529 martie 2018 09:05‎ Cbira discuție contribuții‎ 9.046 de octeți −12‎ →‎Wires (wire) and registers (reg)
• actualăprec 08:5729 martie 2018 08:57‎ Cbira discuție contribuții‎ 9.058 de octeți +4.505‎ →‎Fire (wire) and registers (reg)
• actualăprec 08:5529 martie 2018 08:55‎ Cbira discuție contribuții‎ 4.553 de octeți 0‎ →‎Verilog Module Interface
• actualăprec 08:5529 martie 2018 08:55‎ Cbira discuție contribuții‎ 4.553 de octeți −9‎ Fără descriere a modificării
• actualăprec 08:5429 martie 2018 08:54‎ Cbira discuție contribuții‎ 4.562 de octeți +1‎ →‎Verilog Module Interface
• actualăprec 08:5329 martie 2018 08:53‎ Cbira discuție contribuții‎ 4.561 de octeți −1‎ →‎Verilog Module Interface
• actualăprec 08:5029 martie 2018 08:50‎ Cbira discuție contribuții‎ 4.562 de octeți +4.562‎ Pagină nouă: == Modules (synthesizable) == The Verilog language is structured on modules. Each module represents a circuit that implements a certain function. For example, a module may be a su...