Diferență între revizuiri ale paginii „CID Lab Lucrarea 5”
De la WikiLabs
Jump to navigationJump to search| Linia 11: | Linia 11: | ||
== Cerințe == | == Cerințe == | ||
| − | * Descrieți în Verilog o memorie RAM | + | * Descrieți în Verilog o memorie RAM 16x4b cu un port de citire-scriere sincron. |
* Legați adresa și data de intrare la switch-uri. | * Legați adresa și data de intrare la switch-uri. | ||
* Legati semnalul de activare a scrierii la unul din butoane (BTN0 ... BTN3). | * Legati semnalul de activare a scrierii la unul din butoane (BTN0 ... BTN3). | ||
Versiunea de la data 25 aprilie 2014 15:08
Noțiuni și cunoștințe necesare
- Logică booleană și sisteme de numerație
- Sintaxă Verilog
- Utilizarea programului de simulare ModelSim
- Introducere în sinteza pe FPGA. Xilinx ISE
- Utilizarea programului de sinteză Xilinx ISE
- Circuite secvențiale
- Memorii RAM
Cerințe
- Descrieți în Verilog o memorie RAM 16x4b cu un port de citire-scriere sincron.
- Legați adresa și data de intrare la switch-uri.
- Legati semnalul de activare a scrierii la unul din butoane (BTN0 ... BTN3).
- Legați ieșirea la leduri.
- Scrieți adresele 3 6 și 10 cu valorile 2, 1 și 0 apoi citiți-le în aceeași ordine.
