Diferență între revizuiri ale paginii „CID Lab Lucrarea 5”
De la WikiLabs
Jump to navigationJump to search| Linia 12: | Linia 12: | ||
* Se va descrie în Verilog o memorie RAM 16x4b cu un port de citire-scriere sincron. | * Se va descrie în Verilog o memorie RAM 16x4b cu un port de citire-scriere sincron. | ||
| − | * | + | * Se vor scrie contrâgerile necesare pentru a conecta |
| − | * | + | ** adresa la SW7-4 și data de intrare la SW3-0. |
| − | * | + | ** semnalul de activare a scrierii la unul din butoane (BTN0 ... BTN3). |
| − | * Scrieți adresele 3 6 și 10 cu valorile 2, 1 respectiv 0, apoi citiți-le în aceeași ordine. | + | ** ieșirea memoriei la LD3-0. |
| + | ** intrarea de ceas a memoriei la oscilatorul plăcii Nexys 2. | ||
| + | * Scrieți adresele 3, 6 și 10 cu valorile 2, 1 respectiv 0, apoi citiți-le în aceeași ordine. | ||
| + | |||
| + | == Exercițiu == | ||
| + | |||
| + | *Descrieți în Verilog o memorie RAM 16x4b cu două porturi: | ||
| + | ** Un port de scriere (Write-Only) cu următoarele semnale: | ||
| + | *** WR_ADDR - adresa la care se scrie | ||
| + | *** WR_EN - comanda de scriere | ||
| + | *** WR_DATA - datele scrise | ||
| + | ** Un port de citire (Read-Only) cu următoarele semnale: | ||
| + | *** RD_ADDR - adresa citită | ||
| + | *** RD_DATA - datele citite | ||
| + | * Memoria va fi instanțiată | ||
| + | * Scrieți constrângerile necesare pentru a conecta | ||
| + | ** WR_ADDR la SW7-4, | ||
| + | ** WR_DATA la SW3-0, | ||
| + | ** WR_EN la BTN3, | ||
| + | ** RD_DATA la LD3-0, | ||
| + | ** intrarea de ceas a memoriei la oscilatorul plăcii Nexys 2. | ||
| + | * | ||
Versiunea de la data 3 mai 2015 19:10
Noțiuni și cunoștințe necesare
- Logică booleană și sisteme de numerație
- Sintaxă Verilog
- Utilizarea programului de simulare ModelSim
- Introducere în sinteza pe FPGA. Xilinx ISE
- Utilizarea programului de sinteză Xilinx ISE
- Circuite secvențiale
- Memorii RAM
Exemplu
- Se va descrie în Verilog o memorie RAM 16x4b cu un port de citire-scriere sincron.
- Se vor scrie contrâgerile necesare pentru a conecta
- adresa la SW7-4 și data de intrare la SW3-0.
- semnalul de activare a scrierii la unul din butoane (BTN0 ... BTN3).
- ieșirea memoriei la LD3-0.
- intrarea de ceas a memoriei la oscilatorul plăcii Nexys 2.
- Scrieți adresele 3, 6 și 10 cu valorile 2, 1 respectiv 0, apoi citiți-le în aceeași ordine.
Exercițiu
- Descrieți în Verilog o memorie RAM 16x4b cu două porturi:
- Un port de scriere (Write-Only) cu următoarele semnale:
- WR_ADDR - adresa la care se scrie
- WR_EN - comanda de scriere
- WR_DATA - datele scrise
- Un port de citire (Read-Only) cu următoarele semnale:
- RD_ADDR - adresa citită
- RD_DATA - datele citite
- Un port de scriere (Write-Only) cu următoarele semnale:
- Memoria va fi instanțiată
- Scrieți constrângerile necesare pentru a conecta
- WR_ADDR la SW7-4,
- WR_DATA la SW3-0,
- WR_EN la BTN3,
- RD_DATA la LD3-0,
- intrarea de ceas a memoriei la oscilatorul plăcii Nexys 2.
