Diferență între revizuiri ale paginii „CID Lab Lucrarea 4”
De la WikiLabs
Jump to navigationJump to search| Linia 14: | Linia 14: | ||
* Modificați modulul de control pentru afișajul cu 7 segmente din lucrarea 3 de laborator, astfel încât acesta să afișeze simbolurile hexazecimale (A,b,C,d,E,F) pentru valorile 10 - 15. | * Modificați modulul de control pentru afișajul cu 7 segmente din lucrarea 3 de laborator, astfel încât acesta să afișeze simbolurile hexazecimale (A,b,C,d,E,F) pentru valorile 10 - 15. | ||
* Descrieți in Verilog un modul de debounce. Scrieți un modul de test pentru acest circuit. Simulați memoria RAM în Modelsim. | * Descrieți in Verilog un modul de debounce. Scrieți un modul de test pentru acest circuit. Simulați memoria RAM în Modelsim. | ||
| − | * Folosind modulele anterioare și blocuri de instanțiere, descrieți în Verilog un circuit (numit Top) care să utilizați un numărător care să dea adresa memoriei, iar numărarea să se facă doar la apăsarea unui buton (folosiți pentru buton un modul de debounce). Legați adresa memoriei la ieșirea numărătorului, portul de date de intrare la switch-uri, portul de date de ieșire la leduri, portul de readWrite la unul din butoane. Sintetizați circuitul în Xilinx ISE și configurați placa de FPGA. | + | * Folosind modulele anterioare și blocuri de instanțiere, descrieți în Verilog un circuit (numit Top) în care să utilizați un numărător care să dea adresa memoriei, iar numărarea să se facă doar la apăsarea unui buton (folosiți pentru buton un modul de debounce). Legați adresa memoriei la ieșirea numărătorului, portul de date de intrare la switch-uri, portul de date de ieșire la leduri, portul de readWrite la unul din butoane. Sintetizați circuitul în Xilinx ISE și configurați placa de FPGA. |
== Cerințe suplimentare (opționale) == | == Cerințe suplimentare (opționale) == | ||
Versiunea de la data 25 martie 2012 10:39
Noțiuni și cunoștințe necesare
- Logică booleană și sisteme de numerație
- Sintaxă Verilog
- Utilizarea programului de simulare ModelSim
- Introducere în sinteza pe FPGA. Xilinx ISE
- Utilizarea programului de sinteză Xilinx ISE
- Memorii ROM, Dispozitiv de IO: Afișajul cu 7 segmente, Circuite secvențiale, Numărătorul
- Memorii RAM, Circuitul de debounce
Cerințe
- Descrieți în Verilog o memorie RAM 16x8 cu un port de citire-scriere. Scrieți un modul de test pentru acest circuit. Simulați memoria RAM în Modelsim.
- Modificați modulul de control pentru afișajul cu 7 segmente din lucrarea 3 de laborator, astfel încât acesta să afișeze simbolurile hexazecimale (A,b,C,d,E,F) pentru valorile 10 - 15.
- Descrieți in Verilog un modul de debounce. Scrieți un modul de test pentru acest circuit. Simulați memoria RAM în Modelsim.
- Folosind modulele anterioare și blocuri de instanțiere, descrieți în Verilog un circuit (numit Top) în care să utilizați un numărător care să dea adresa memoriei, iar numărarea să se facă doar la apăsarea unui buton (folosiți pentru buton un modul de debounce). Legați adresa memoriei la ieșirea numărătorului, portul de date de intrare la switch-uri, portul de date de ieșire la leduri, portul de readWrite la unul din butoane. Sintetizați circuitul în Xilinx ISE și configurați placa de FPGA.
