Contribuții utilizator
De la WikiLabs
Pentru Cbira discuție jurnal blocări încărcări jurnale
- 5 aprilie 2018 08:21 dif ist +15 CID Seminar EN →Exercise 2
- 5 aprilie 2018 08:20 dif ist -1 CID Seminar EN →Exercise 2
- 5 aprilie 2018 08:20 dif ist -9 CID Seminar EN
- 5 aprilie 2018 08:19 dif ist +4.698 N CID Seminar EN Pagină nouă: In this seminar you will learn what is a secession circuit and how it is described in Verilog. '''Keywords:''clock'',''flip-flop'', blocking''/''non-blocking' Verilog syntax: ''a...
- 5 aprilie 2018 08:16 dif ist +1 Circuite integrate digitale (seminar)
- 5 aprilie 2018 08:16 dif ist +18 Circuite integrate digitale (seminar)
- 29 martie 2018 13:25 dif ist 0 PC Lab 4
- 29 martie 2018 13:25 dif ist 0 N Fișier:Lnorm.png actuală
- 29 martie 2018 13:25 dif ist +570 N PC Lab 4 Pagină nouă: '''Session 4''' Speed optimization over i5/i7 x64 arch: Compute distance between two vectors of points in 128-D space (128 coordinates). The purpose is to find the maximum dista...
- 29 martie 2018 12:35 dif ist +32 Performance analysis and optimization →Lab sessions
- 29 martie 2018 09:30 dif ist -3 Verilog EN →Wires (wire) and registers (reg)
- 29 martie 2018 09:28 dif ist -23 Verilog EN →Wires (wire) and registers (reg)
- 29 martie 2018 09:21 dif ist +21 Verilog EN →Wires (wire) and registers (reg)
- 29 martie 2018 09:17 dif ist -4 Verilog EN →Wires (wire) and registers (reg)
- 29 martie 2018 09:08 dif ist -1 Verilog EN →Wires (wire) and registers (reg)
- 29 martie 2018 09:07 dif ist -5 Verilog EN →Wires (wire) and registers (reg)
- 29 martie 2018 09:06 dif ist -28 Verilog EN →Wires (wire) and registers (reg)
- 29 martie 2018 09:05 dif ist -12 Verilog EN →Wires (wire) and registers (reg)
- 29 martie 2018 08:57 dif ist +4.505 Verilog EN →Fire (wire) and registers (reg)
- 29 martie 2018 08:55 dif ist 0 Verilog EN →Verilog Module Interface
- 29 martie 2018 08:55 dif ist -9 Verilog EN
- 29 martie 2018 08:54 dif ist +1 Verilog EN →Verilog Module Interface
- 29 martie 2018 08:53 dif ist -1 Verilog EN →Verilog Module Interface
- 29 martie 2018 08:50 dif ist +4.562 N Verilog EN Pagină nouă: == Modules (synthesizable) == The Verilog language is structured on modules. Each module represents a circuit that implements a certain function. For example, a module may be a su...
- 29 martie 2018 08:50 dif ist +2 DIC Seminar 1 →Notions and Knowledge Required
- 29 martie 2018 08:49 dif ist +1 DIC Seminar 1
- 29 martie 2018 08:37 dif ist -1 DIC Seminar 1 →Exercise 3
- 29 martie 2018 08:37 dif ist -22 DIC Seminar 1
- 29 martie 2018 08:34 dif ist -1 DIC Seminar 1
- 29 martie 2018 08:34 dif ist -11 DIC Seminar 1
- 29 martie 2018 08:32 dif ist +2.946 DIC Seminar 1
- 29 martie 2018 08:29 dif ist +4.782 N DIC Seminar 1 Pagină nouă: In this seminar you will learn to describe some simple digital circuits in Verilog language and use the Quartus II and ModelSim programs. '' 'Keywords:' '' logical gates, ports,...
- 29 martie 2018 08:28 dif ist +885 N Digital Integrated Circuits (sem) Pagină nouă: Starting from the notions presented in the course, the Integrated Digital Circuit introduces the notion of hardware description language (HDL) and aims to familiarize the student w... actuală
- 29 martie 2018 08:25 dif ist +91 Main Page
- 29 martie 2018 07:53 dif ist +150 Digital Integrated Circuits (old lab) →Tutorials and documentations
- 29 martie 2018 07:51 dif ist 0 Verilog →Module (sintetizabile)
- 22 martie 2018 19:04 dif ist +20 Introduction. Verilog HDL (Verilog syntax) →Verilog HDL
- 22 martie 2018 18:43 dif ist -194 Introduction. Verilog HDL (Verilog syntax) →Circuits
- 22 martie 2018 15:41 dif ist 0 Fișier:Task3.zip Cbira a încărcat o nouă versiune pentru Fișier:Task3.zip actuală
- 22 martie 2018 14:57 dif ist 0 PC Lab 3 actuală
- 22 martie 2018 14:55 dif ist 0 N Fișier:Task3.zip
- 22 martie 2018 14:52 dif ist +106 N PC Lab 3 Pagină nouă: DEADBEEF aecf7f1b29c2d321064ab1fe0a7f21cc76516f3ae97691969dff6ce6a2878d76a7b8ce94c97c265b536a6e4efc6eca46
- 22 martie 2018 14:51 dif ist +25 Performance analysis and optimization →Lab sessions
- 22 martie 2018 13:44 dif ist -60 Performance analysis and optimization →Lab sessions
- 22 martie 2018 13:36 dif ist +60 Performance analysis and optimization →Lab sessions
- 22 martie 2018 13:34 dif ist 0 Fișier:ML-L3 12 12.txt Cbira a încărcat o nouă versiune pentru Fișier:ML-L3 12 12.txt actuală
- 22 martie 2018 13:34 dif ist 0 Fișier:ML-L3 15 9.txt Cbira a încărcat o nouă versiune pentru Fișier:ML-L3 15 9.txt actuală
- 22 martie 2018 13:33 dif ist 0 PC Lab 2 actuală
- 22 martie 2018 10:58 dif ist -108 Introduction. Verilog HDL (Verilog syntax) →Circuite
- 16 martie 2018 09:10 dif ist -1 Performance analysis and optimization →Lab sessions