CID Lab Lucrarea 5

Noțiuni și cunoștințe necesare

• Logică booleană și sisteme de numerație
• Sintaxă Verilog
• Utilizarea programului de simulare ModelSim
• Introducere în sinteza pe FPGA. Xilinx ISE
• Utilizarea programului de sinteză Xilinx ISE
• Circuite secvențiale
• Memorii RAM

Exemplu

• Se va descrie în Verilog o memorie RAM 16x4b cu un port de citire-scriere sincron.
• Se vor scrie contrâgerile necesare pentru a conecta
  • adresa la SW7-4 și data de intrare la SW3-0.
  • semnalul de activare a scrierii la unul din butoane (BTN0 ... BTN3).
  • ieșirea memoriei la LD3-0.
  • intrarea de ceas a memoriei la oscilatorul plăcii Nexys 2.
• Scrieți adresele 3, 6 și 10 cu valorile 2, 1 respectiv 0, apoi citiți-le în aceeași ordine.

Exercițiu

• Descrieți în Verilog o memorie RAM 16x8b cu două porturi:
  • Un port sincron de scriere (Write-Only) cu următoarele semnale:
    • WR_ADDR - adresa la care se scrie
    • WR_EN - comanda de scriere
    • WR_DATA - datele scrise
  • Un port sincron de citire (Read-Only) cu următoarele semnale:
    • RD_ADDR - adresa citită
    • RD_EN - comanda de citire
    • RD_DATA - datele citite
• Memoria va fi instanțiată în modulul TOP conform figurii
• Scrieți constrângerile necesare pentru a conecta porturile modulului TOP:
  • DIN la SW7-0,
  • WEN la BTN3,
  • DOUT la LD3-0,
  • intrarea de ceas la oscilatorul plăcii Nexys 2.