Circuite Integrate Digitale (laborator)

Scopul laboratorului

Scopul laboratorului de Circuite Integrate Digitale este de a introduce studentului conceptele necesare pentru design digital, asimilarea unui nou limbaj, Verilog, utilizat pentru descriere hardware, precum și familiarizarea cu unelte software de simulare și sinteză.

Regulament

Următoarele reguli se aplică activităților desfășurate în cadrul laboratoarelor de CID.

• Activitatea de laborator se desfăşoară pe parcursul a 7 şedinte de cate 100 minute fiecare şi constă în rezolvarea cerinţelor şi temelor indicate în platformele de laborator și de către cadrele didactice.
• Studenții pot absenta, urmând a recupera lucrarea de laborator respectivă. Un student se poate prezenta pentru a recupera sau a lucra suplimentar la orice cadru didactic sau interval orar, fară însă a avea prioritate la staţiile de lucru.
• În sala de laborator au acces doar 14 studenţi, ce vor lucra fiecare la un calculator. Grupele se împart în aşa fel încât semigrupa să nu depăşească această limită. În mod excepţional un student poate opta de la bun început să participe la şedinţele de laborator cu o altă grupă, dar numai daca semigrupele respectivei grupe sunt incomplete.
• Evaluarea studenților este făcută pe baza rezolvării temelor date (50p) și a unui colocviu în ultima sesiune de laborator (50p). Prezenţa pasivă nu se punctează.
  • Temele vor fi atribuite studentilor în timpul sesiunii de laborator, fiecare temă evaluând noțiunile din lucrarea de laborator asociată.
    • Temele vor fi realizate în timpul orei de laborator și vor fi predate pe e-mail la sfârșitul orei de laborator.
    • Temele vor fi verificate automat împotriva plagierii, și notele vor fi acordate conform unui barem transmis studenților odată cu enunțul temei.
    • Plagierea unei teme de laborator duce la pierderea întregului punctaj asociat temei respective.
  • Colocviul constă în implementarea unui circuit digital, descris în Verilog, folosind cunoștințele acumulate în timpul lucrărilor de laborator.
• Nepromovarea laboratorului duce automat la repetarea lui într-unul din anii următori. La această disciplină nu există examen de restanţă!
• În afară de prima platforma, studentul are obligaţia să citească platforma înaintea orei de laborator. În prima parte a laboratorului, este indicat să pună întrebări pentru a lămuri lucrurile pe care nu le-a înţeles după citirea platformei.
• La plecarea din sala de laborator nu închideţi staţiile de lucru.
• Modulele scrise in Verilog se pot transfera la începutul sau/şi la sfârşitul laboratorului folosind adresa personală de e-mail.
• Orice defecţiune (produsă cu intenţia studentului) platformelor de laborator, aparaturii de laborator, cablurilor de legatură sau calculatorului, se penalizează cu nota 4 (nota finală) la laborator. Prin "defectiune produsă cu intenţia studentului" se înţelege:
  • atingerea părţilor metalice ale circuitelor sensibile la descărcări electrostatice (MOS);
  • modificarea poziţiei regletelor sau jumper-ilor care duce la distrugerea circuitelor (fără a cunoaşte foarte bine funcţionarea circuitului);
  • îndoirea sondelor, ruperea cablurilor sau mufelor de legatură;
  • distrugerea aparaturii de laborator prin măsurători necorespunzătoare (măsurarea tensiunii cu ampermetrul, folosirea osciloscopului pe scara de sensibilitate maxima pentru măsurarea tensiunilor ridicate, scurtciruitarea ieşirii generatorului de semnal, scurtcircuitarea ieşirii sursei de tensiune, aplicarea unor tensiuni necorespunzătoare pe plăcile de test) sau prin aplicarea unor tensiuni necorespunzătoare circuitelor măsurate;
  • orice intervenţie fizică prin lovire sau bruscare a carcasei aparatului sau a comutatoarelor de pe panou;
  • conectarea mufelor de legatură între platformă şi aparate cât timp acestea se află sub tensiune.
• Cadrul didactic va oferi următoarele servicii studentului:
  • În primele 10 minute din fiecare laborator, va raspunde întrebarilor studenţilor referitoare la lucrările anterioare de laborator, sau materialele didactice corespunzătoare lucrării curente, citite acasă.
  • Va răspunde tuturor întrebărilor pertinente ale studenţilor din timpul laboratorului, legate de subiectul lucrării în curs.
  • În cazul în care studentul pune o întrebare care arată faptul că nu a citit platforma, va fi ghidat către platforma de laborator respectivă şi invitat politicos să citească respectivul paragraf.
  • Va incepe orele la momentul programat, cu punctualitate maximă.

Tutoriale și documentații

1. Introducere. Verilog HDL (Sintaxa Verilog)
2. Introducere în sinteza pe FPGA. Xilinx ISE, Tutorial Xilinx ISE (14.7)
3. Memorii ROM. Dispozitiv de IO: Afișajul cu 7 segmente. Circuite secvențiale. Numărătorul.
4. Memorii RAM. Circuitul de debounce.
5. Divizorul de frecvență. Generator de impulsuri cu factor de umplere variabil. Decodorul.
6. Automate. Tastatura PS2.

Lucrări de laborator

1. CID Lab Lucrarea 0
2. CID Lab Lucrarea 1
3. CID Lab Lucrarea 2
4. CID Lab Lucrarea 3
5. CID Lab Lucrarea 4

Link-uri externe

1. https://www.youtube.com/watch?v=lNuPy-r1GuQ - logica binară explicată cu piese de domino