Contribuțiile utilizatorului Cbira
De la WikiLabs
Pentru Cbira discuție jurnal blocări încărcări jurnale
Un utilizator cu 796 modificări. Cont creat în 20 mai 2015.
26 aprilie 2018
- 07:1026 aprilie 2018 07:10 dif ist +5 DIC Lab Work 1 →Notions and Knowledge Required
- 07:0826 aprilie 2018 07:08 dif ist −16 Digital Integrated Circuits (old lab) →Tutorials and documentations
- 07:0726 aprilie 2018 07:07 dif ist +74 Digital Integrated Circuits (old lab) →Tutorials and documentations
- 07:0626 aprilie 2018 07:06 dif ist 0 DIC Lab Work 1 Fără descriere a modificării
- 07:0626 aprilie 2018 07:06 dif ist 0 DIC Lab Work 2 Fără descriere a modificării
- 07:0626 aprilie 2018 07:06 dif ist 0 DIC Lab Work 4 →Notions and Knowledge Required
- 07:0526 aprilie 2018 07:05 dif ist 0 DIC Lab Work 5 →Notions and Knowledge Required
- 07:0526 aprilie 2018 07:05 dif ist +110 DIC Lab Work 3 Fără descriere a modificării
- 07:0426 aprilie 2018 07:04 dif ist −2 Counter Fără descriere a modificării actuală
- 07:0326 aprilie 2018 07:03 dif ist −144 DIC Lab Work 4 →Notions and Knowledge Required
- 07:0326 aprilie 2018 07:03 dif ist +257 DIC Lab Work 4 →Notions and Knowledge Required
- 07:0226 aprilie 2018 07:02 dif ist −144 DIC Lab Work 5 →Notions and Knowledge Required
- 07:0226 aprilie 2018 07:02 dif ist +246 DIC Lab Work 5 →Notions and Knowledge Required
- 06:5926 aprilie 2018 06:59 dif ist 0 DIC Lab Work 5 →Notions and Knowledge Required
- 06:5926 aprilie 2018 06:59 dif ist +2 DIC Lab Work 5 →Notions and Knowledge Required
- 06:5926 aprilie 2018 06:59 dif ist +9 DIC Lab Work 5 →Notions and Knowledge Required
19 aprilie 2018
- 16:0419 aprilie 2018 16:04 dif ist +38 PC Lab 5 Fără descriere a modificării actuală
- 16:0319 aprilie 2018 16:03 dif ist −37 PC Lab 4 Fără descriere a modificării actuală
- 15:1919 aprilie 2018 15:19 dif ist 0 PC Lab 5 Fără descriere a modificării
- 14:5419 aprilie 2018 14:54 dif ist −5 PC Lab 4 Fără descriere a modificării
- 14:5419 aprilie 2018 14:54 dif ist +5 PC Lab 4 Fără descriere a modificării
- 14:5419 aprilie 2018 14:54 dif ist −42 PC Lab 4 Fără descriere a modificării
- 14:5319 aprilie 2018 14:53 dif ist +18 PC Lab 4 Fără descriere a modificării
- 14:5319 aprilie 2018 14:53 dif ist +61 PC Lab 4 Fără descriere a modificării
- 14:5219 aprilie 2018 14:52 dif ist +55 N Fișier:Callgrind.out.20485.zip Log report of running compute ASIFT on two adams images actuală
- 14:3419 aprilie 2018 14:34 dif ist 0 PC Lab 4 Fără descriere a modificării
14 aprilie 2018
- 09:1714 aprilie 2018 09:17 dif ist −1 PC Lab 5 Fără descriere a modificării
- 09:1614 aprilie 2018 09:16 dif ist +14 PC Lab 5 Fără descriere a modificării
- 09:1214 aprilie 2018 09:12 dif ist +1 PC Lab 5 Fără descriere a modificării
- 09:1214 aprilie 2018 09:12 dif ist +11 PC Lab 5 Fără descriere a modificării
- 09:0914 aprilie 2018 09:09 dif ist +6 PC Lab 5 Fără descriere a modificării
- 09:0914 aprilie 2018 09:09 dif ist +342 PC Lab 5 Fără descriere a modificării
- 09:0714 aprilie 2018 09:07 dif ist −26 PC Lab 5 Fără descriere a modificării
- 09:0314 aprilie 2018 09:03 dif ist +718 PC Lab 5 Fără descriere a modificării
- 08:5814 aprilie 2018 08:58 dif ist +467 PC Lab 5 Fără descriere a modificării
12 aprilie 2018
- 16:2512 aprilie 2018 16:25 dif ist −2 PC Lab 5 Fără descriere a modificării
- 16:0912 aprilie 2018 16:09 dif ist +3 PC Lab 5 Fără descriere a modificării
- 16:0812 aprilie 2018 16:08 dif ist −8 PC Lab 5 Fără descriere a modificării
- 16:0612 aprilie 2018 16:06 dif ist +8 PC Lab 5 Fără descriere a modificării
- 16:0112 aprilie 2018 16:01 dif ist +3 PC Lab 5 Fără descriere a modificării
- 16:0112 aprilie 2018 16:01 dif ist +24 PC Lab 5 Fără descriere a modificării
- 16:0012 aprilie 2018 16:00 dif ist +7 PC Lab 5 Fără descriere a modificării
- 16:0012 aprilie 2018 16:00 dif ist +43 PC Lab 5 Fără descriere a modificării
- 15:5712 aprilie 2018 15:57 dif ist +273 PC Lab 5 Fără descriere a modificării
- 15:2712 aprilie 2018 15:27 dif ist 0 PC Lab 5 Fără descriere a modificării
- 15:0812 aprilie 2018 15:08 dif ist +127 PC Lab 5 Fără descriere a modificării
- 15:0312 aprilie 2018 15:03 dif ist 0 PC Lab 5 Fără descriere a modificării
- 15:0312 aprilie 2018 15:03 dif ist −3 PC Lab 5 Fără descriere a modificării
- 15:0312 aprilie 2018 15:03 dif ist −6 PC Lab 5 Fără descriere a modificării
- 15:0212 aprilie 2018 15:02 dif ist +140 PC Lab 5 Fără descriere a modificării
- 14:5812 aprilie 2018 14:58 dif ist 0 PC Lab 5 Fără descriere a modificării
- 14:5812 aprilie 2018 14:58 dif ist 0 N Fișier:Hadam.png Fără descriere a modificării actuală
- 14:5712 aprilie 2018 14:57 dif ist +461 N PC Lab 5 Pagină nouă: '''Session 5''' Task: run an open-source profiler (valgrind & gperf or visual studio) and improve performance of keypoint extraction in ASIFT C++ code. 1. Download ASIFT project...
- 14:4612 aprilie 2018 14:46 dif ist +59 Performance analysis and optimization →Lab sessions
- 09:5612 aprilie 2018 09:56 dif ist −1 Digital Integrated Circuits (old lab) →Tutorials and documentations
- 09:5412 aprilie 2018 09:54 dif ist −2 Verilog EN →Concatenation operator
- 09:5312 aprilie 2018 09:53 dif ist +23 Verilog EN →Bit access operator
- 09:4512 aprilie 2018 09:45 dif ist 0 Verilog EN →Bitwise logic operators
- 09:4412 aprilie 2018 09:44 dif ist +3 Verilog EN →Bitwise logical operators
- 09:4412 aprilie 2018 09:44 dif ist +5 Verilog EN →Blocks and conditional operators
- 09:4312 aprilie 2018 09:43 dif ist −1 Verilog EN →Blocks and conditional operators
- 09:4212 aprilie 2018 09:42 dif ist +3 Verilog EN →Blocks and conditional operators
- 09:4112 aprilie 2018 09:41 dif ist +1 Verilog EN →Replication operator
- 09:4112 aprilie 2018 09:41 dif ist +1 Verilog EN →Concatenation operator
- 09:4012 aprilie 2018 09:40 dif ist +2 Verilog EN →Bit shift operators
- 09:3912 aprilie 2018 09:39 dif ist +10 Verilog EN →Arithmetic Operators
- 09:3712 aprilie 2018 09:37 dif ist +2 Verilog EN →Clock signal in test modules
- 09:3712 aprilie 2018 09:37 dif ist +1 Verilog EN →Test modules (not synonymous)
- 09:3612 aprilie 2018 09:36 dif ist +29 Verilog EN →Test modules (not synonymous)
- 09:3312 aprilie 2018 09:33 dif ist +2 Verilog EN →Blocks always sequential. Non-blocking assignments
- 09:3212 aprilie 2018 09:32 dif ist +1 Verilog EN →Bit access operator
- 09:1512 aprilie 2018 09:15 dif ist +15.985 Verilog EN Fără descriere a modificării
- 08:5412 aprilie 2018 08:54 dif ist 0 RAM Memory Fără descriere a modificării actuală
- 08:5212 aprilie 2018 08:52 dif ist −1 Digital Integrated Circuits (old lab) →Tutorials and documentations
- 08:2712 aprilie 2018 08:27 dif ist +2 Verilog EN →Combined always' blocks
- 08:2712 aprilie 2018 08:27 dif ist +7 Verilog EN →Fire (wire) and registers (reg)
- 08:2612 aprilie 2018 08:26 dif ist +4.456 Verilog EN Fără descriere a modificării
- 08:2512 aprilie 2018 08:25 dif ist +1 Verilog EN →Verilog Module Interface
- 08:2512 aprilie 2018 08:25 dif ist −563 Verilog EN →Verilog Module Interface
- 08:2312 aprilie 2018 08:23 dif ist +2 Verilog EN →Modules (synthesizable)
- 08:2312 aprilie 2018 08:23 dif ist +2 Verilog EN →Verilog Module Interface
- 08:2212 aprilie 2018 08:22 dif ist −4.438 Verilog EN Fără descriere a modificării
- 08:1312 aprilie 2018 08:13 dif ist +5 ROM Memory →Implementing a ROM memory
- 08:1212 aprilie 2018 08:12 dif ist +1 ROM Memory →Interface of a ROM memory
- 08:1212 aprilie 2018 08:12 dif ist +55 ROM Memory →Interface of a ROM memory
- 08:1112 aprilie 2018 08:11 dif ist +5 ROM Memory Fără descriere a modificării
- 08:0012 aprilie 2018 08:00 dif ist +40 RAM Memory →Implementing a RAM
- 07:5812 aprilie 2018 07:58 dif ist −2 RAM Memory →Implementing a RAM
- 07:5712 aprilie 2018 07:57 dif ist +2 RAM Memory →Implementing a RAM
- 07:5712 aprilie 2018 07:57 dif ist +3.320 N RAM Memory Pagină nouă: [http://en.wikipedia.org/wiki/Random-access_memory Random Access Memory] are memory circuits. The difference between these and the ROM memories is that RAMs can also write, not jus...
- 07:5612 aprilie 2018 07:56 dif ist +3.003 N DIC Lab Work 5 Pagină nouă: == Notions and Knowledge Required == * Boolean logic and numbering systems * Syntax Verilog * Tutorial_Quartus_II | Using the Al...
- 07:5512 aprilie 2018 07:55 dif ist −1 ROM Memory →Implementing a ROM memory
- 07:5412 aprilie 2018 07:54 dif ist +1 ROM Memory →Implementing a ROM memory
- 07:5412 aprilie 2018 07:54 dif ist −5 ROM Memory →Implementing a ROM memory
- 07:5412 aprilie 2018 07:54 dif ist +4 ROM Memory →Interface of ROM ROM
- 07:5312 aprilie 2018 07:53 dif ist −3 ROM Memory →Interface of ROM ROM
- 07:5312 aprilie 2018 07:53 dif ist +2.107 N ROM Memory Pagină nouă: Most functions implemented by combinational circuits can be described analytically, ie the output can be calculated by applying operators (addition, subtraction, shift, logic o...
11 aprilie 2018
- 23:5511 aprilie 2018 23:55 dif ist −1 Digital Integrated Circuits (old lab) →Tutorials and documentations
- 23:5511 aprilie 2018 23:55 dif ist 0 Digital Integrated Circuits (old lab) →Tutorials and documentations
- 23:5511 aprilie 2018 23:55 dif ist +2.670 N The Counter Pagină nouă: The numerator is a sequential circuit that uses a register to generate a sequence of numbers. The simplest numerator generates a sequence of ascending consecutive numbers. The size... actuală
- 23:5511 aprilie 2018 23:55 dif ist +4 DIC Lab Work 3 →Notions and Knowledge Required
- 23:5211 aprilie 2018 23:52 dif ist −2 Counter →Implementing a numerator
- 23:5211 aprilie 2018 23:52 dif ist +3 Counter Fără descriere a modificării
- 23:5111 aprilie 2018 23:51 dif ist +4 Counter Fără descriere a modificării
- 23:5111 aprilie 2018 23:51 dif ist +1 Counter Fără descriere a modificării
- 23:5111 aprilie 2018 23:51 dif ist −3 Counter Fără descriere a modificării
- 23:4911 aprilie 2018 23:49 dif ist +2.667 N Counter Pagină nouă: The numerator is a sequential circuit that uses a register to generate a sequence of numbers. The simplest numerator generates a sequence of ascending consecutive numbers. The size...
- 23:4811 aprilie 2018 23:48 dif ist +3 DIC Lab Work 3 →Notions and Knowledge Required
- 23:4611 aprilie 2018 23:46 dif ist −56 DIC Lab Work 4 Fără descriere a modificării
- 23:4611 aprilie 2018 23:46 dif ist +61 DIC Lab Work 4 Fără descriere a modificării
- 23:4611 aprilie 2018 23:46 dif ist −3 Sequential Circuits →Clock signal actuală
- 23:4511 aprilie 2018 23:45 dif ist +3 Sequential Circuits →Clock signal
- 23:4511 aprilie 2018 23:45 dif ist 0 DIC Lab Work 4 →Notions and Knowledge Required
- 23:4511 aprilie 2018 23:45 dif ist 0 DIC Lab Work 4 →Notions and Knowledge Required
- 23:4411 aprilie 2018 23:44 dif ist +3 DIC Lab Work 4 →Notions and Knowledge Required
- 23:4411 aprilie 2018 23:44 dif ist −8 DIC Lab Work 4 Fără descriere a modificării
- 23:4411 aprilie 2018 23:44 dif ist −56 DIC Lab Work 4 Fără descriere a modificării
- 23:4111 aprilie 2018 23:41 dif ist +2.961 N DIC Lab Work 4 Pagină nouă: == Notions and Knowledge Required == * Boolean logic and numbering systems * Syntax Verilog * Tutorial_Quartus_II | Using the Al...
- 23:3911 aprilie 2018 23:39 dif ist +1 Verilog EN →Blocks assign
- 23:3811 aprilie 2018 23:38 dif ist +4 Verilog EN Fără descriere a modificării
- 23:3711 aprilie 2018 23:37 dif ist −114 Verilog EN Fără descriere a modificării
- 23:3511 aprilie 2018 23:35 dif ist +5 Digital Integrated Circuits (old lab) →Tutorials and documentations
- 23:2711 aprilie 2018 23:27 dif ist −22 Sequential Circuits →Memory Circuits. Register
- 23:2111 aprilie 2018 23:21 dif ist −3 Sequential Circuits →Memory Circuits. Register
- 23:2111 aprilie 2018 23:21 dif ist +81 Sequential Circuits →Memory Circuits. Register
- 23:1611 aprilie 2018 23:16 dif ist +2 Sequential Circuits →Memory Circuits. Register
- 23:1511 aprilie 2018 23:15 dif ist +2.730 N Sequential Circuits Pagină nouă: Sequential circuits are circuits that are synchronized by a clock signal, ie whose outputs change only on the positive (or negative, clockwise) front of the clock. == Clock signal...
- 23:1311 aprilie 2018 23:13 dif ist 0 DIC Lab Work 3 Fără descriere a modificării
- 22:5711 aprilie 2018 22:57 dif ist −3 DIC Lab Work 3 →Exercises
- 22:5711 aprilie 2018 22:57 dif ist +10 DIC Lab Work 3 →Exercises
- 22:5511 aprilie 2018 22:55 dif ist +4.118 N DIC Lab Work 3 Pagină nouă: == Notions and Knowledge Required == * Boolean logic and numbering systems * Syntax Verilog * Tutorial_Quartus_II | Using the Al...
- 22:5311 aprilie 2018 22:53 dif ist +2 DIC Lab Work 2 →Exercise 5
- 22:5111 aprilie 2018 22:51 dif ist +1 DIC Lab Work 2 →Exercise 2
- 22:5011 aprilie 2018 22:50 dif ist +1 DIC Lab Work 2 →Submission of Exercises
- 22:5011 aprilie 2018 22:50 dif ist −21 DIC Lab Work 2 Fără descriere a modificării
- 22:4911 aprilie 2018 22:49 dif ist +12.607 N DIC Lab Work 2 Pagină nouă: == Notions and Knowledge Required == * Using the Altera Quartus II Synthesis Program * [http://wiki.dcae.pub.ro/images/f/fc/Pini_la_care_sunt_conectati_d...
- 22:3511 aprilie 2018 22:35 dif ist +1 Quartus II tutorial →2. Source file design (top-level design entity) actuală
- 22:3411 aprilie 2018 22:34 dif ist +9 Quartus II tutorial Fără descriere a modificării
- 22:3111 aprilie 2018 22:31 dif ist 0 Quartus II tutorial →3. compiling
- 22:3011 aprilie 2018 22:30 dif ist −1 Quartus II tutorial Fără descriere a modificării
- 22:3011 aprilie 2018 22:30 dif ist −1 Quartus II tutorial Fără descriere a modificării
- 22:2311 aprilie 2018 22:23 dif ist 0 Quartus II tutorial →3. compiling
- 22:2211 aprilie 2018 22:22 dif ist −3 Quartus II tutorial →3. compiling
- 22:2111 aprilie 2018 22:21 dif ist +7.650 N Quartus II tutorial Pagină nouă: '''Programming the experimental board DE1 with Quartus II (version 13.0sp1) Example: synthesis of a 4-bit sumer. ''' To open the Quartus II application you can use: - the shortc...
- 22:1911 aprilie 2018 22:19 dif ist 0 DIC Lab Work 1 →Recommendations for Teachers
- 22:1711 aprilie 2018 22:17 dif ist +1 DIC Lab Work 1 →Example
- 22:1711 aprilie 2018 22:17 dif ist +4.247 N DIC Lab Work 1 Pagină nouă: == Notions and Knowledge Required == * Using the Altera Quartus II Synthesis Program * [http://wiki.dcae.pub.ro/images/f/fc/Pini_la_care_sunt_conectati_d...
- 21:2611 aprilie 2018 21:26 dif ist −10 Introduction. Verilog HDL (Verilog syntax) →Computation and control
- 21:1811 aprilie 2018 21:18 dif ist +48 DIC Lab Work 0 →Notions and Knowledge Required
- 21:1711 aprilie 2018 21:17 dif ist −12 DIC Lab Work 0 →Notions and Knowledge Required
- 21:1611 aprilie 2018 21:16 dif ist +42 DIC Lab Work 0 →Notions and Knowledge Required
- 21:1411 aprilie 2018 21:14 dif ist −42 DIC Lab Work 0 →Notions and Knowledge Required
- 21:1411 aprilie 2018 21:14 dif ist 0 DIC Lab Work 0 →Notions and Knowledge Required
- 21:1311 aprilie 2018 21:13 dif ist −31 DIC Lab Work 0 →Notions and Knowledge Required
- 21:0911 aprilie 2018 21:09 dif ist 0 DIC Lab Work 0 →Example
- 21:0811 aprilie 2018 21:08 dif ist +2.847 N DIC Lab Work 0 Pagină nouă: == Notions and Knowledge Required == * Boolean Logic and Numerical Systems == Development board ==...
- 21:0611 aprilie 2018 21:06 dif ist −24 Introduction. Verilog HDL (Verilog syntax) Fără descriere a modificării
- 20:5811 aprilie 2018 20:58 dif ist −98 Introduction. Verilog HDL (Verilog syntax) →Circuits
- 20:5311 aprilie 2018 20:53 dif ist 0 Introduction. Verilog HDL (Verilog syntax) →Circuits
- 20:5211 aprilie 2018 20:52 dif ist 0 Introduction. Verilog HDL (Verilog syntax) →Computation and control
- 20:5111 aprilie 2018 20:51 dif ist 0 Introduction. Verilog HDL (Verilog syntax) Fără descriere a modificării
- 20:5011 aprilie 2018 20:50 dif ist −5 Introduction. Verilog HDL (Verilog syntax) Fără descriere a modificării
- 20:4811 aprilie 2018 20:48 dif ist −67 Introduction. Verilog HDL (Verilog syntax) Fără descriere a modificării
- 20:4611 aprilie 2018 20:46 dif ist −12 Introduction. Verilog HDL (Verilog syntax) Fără descriere a modificării
- 20:4411 aprilie 2018 20:44 dif ist −324 Introduction. Verilog HDL (Verilog syntax) Fără descriere a modificării
- 20:4111 aprilie 2018 20:41 dif ist −195 Introduction. Verilog HDL (Verilog syntax) Fără descriere a modificării
- 20:1311 aprilie 2018 20:13 dif ist −150 Digital Integrated Circuits (old lab) →Tutorials and documentations
5 aprilie 2018
- 08:225 aprilie 2018 08:22 dif ist +1.954 CID Seminar EN Fără descriere a modificării actuală
- 08:215 aprilie 2018 08:21 dif ist +15 CID Seminar EN →Exercise 2
- 08:205 aprilie 2018 08:20 dif ist −1 CID Seminar EN →Exercise 2
- 08:205 aprilie 2018 08:20 dif ist −9 CID Seminar EN Fără descriere a modificării
- 08:195 aprilie 2018 08:19 dif ist +4.698 N CID Seminar EN Pagină nouă: In this seminar you will learn what is a secession circuit and how it is described in Verilog. '''Keywords:''clock'',''flip-flop'', blocking''/''non-blocking' Verilog syntax: ''a...
- 08:165 aprilie 2018 08:16 dif ist +1 Circuite integrate digitale (seminar) Fără descriere a modificării
- 08:165 aprilie 2018 08:16 dif ist +18 Circuite integrate digitale (seminar) Fără descriere a modificării
29 martie 2018
- 13:2529 martie 2018 13:25 dif ist 0 PC Lab 4 Fără descriere a modificării
- 13:2529 martie 2018 13:25 dif ist 0 N Fișier:Lnorm.png Fără descriere a modificării actuală
- 13:2529 martie 2018 13:25 dif ist +570 N PC Lab 4 Pagină nouă: '''Session 4''' Speed optimization over i5/i7 x64 arch: Compute distance between two vectors of points in 128-D space (128 coordinates). The purpose is to find the maximum dista...
- 12:3529 martie 2018 12:35 dif ist +32 Performance analysis and optimization →Lab sessions
- 09:3029 martie 2018 09:30 dif ist −3 Verilog EN →Wires (wire) and registers (reg)
- 09:2829 martie 2018 09:28 dif ist −23 Verilog EN →Wires (wire) and registers (reg)
- 09:2129 martie 2018 09:21 dif ist +21 Verilog EN →Wires (wire) and registers (reg)
- 09:1729 martie 2018 09:17 dif ist −4 Verilog EN →Wires (wire) and registers (reg)
- 09:0829 martie 2018 09:08 dif ist −1 Verilog EN →Wires (wire) and registers (reg)
- 09:0729 martie 2018 09:07 dif ist −5 Verilog EN →Wires (wire) and registers (reg)
- 09:0629 martie 2018 09:06 dif ist −28 Verilog EN →Wires (wire) and registers (reg)
- 09:0529 martie 2018 09:05 dif ist −12 Verilog EN →Wires (wire) and registers (reg)
- 08:5729 martie 2018 08:57 dif ist +4.505 Verilog EN →Fire (wire) and registers (reg)
- 08:5529 martie 2018 08:55 dif ist 0 Verilog EN →Verilog Module Interface
- 08:5529 martie 2018 08:55 dif ist −9 Verilog EN Fără descriere a modificării
- 08:5429 martie 2018 08:54 dif ist +1 Verilog EN →Verilog Module Interface
- 08:5329 martie 2018 08:53 dif ist −1 Verilog EN →Verilog Module Interface
- 08:5029 martie 2018 08:50 dif ist +4.562 N Verilog EN Pagină nouă: == Modules (synthesizable) == The Verilog language is structured on modules. Each module represents a circuit that implements a certain function. For example, a module may be a su...
- 08:5029 martie 2018 08:50 dif ist +2 DIC Seminar 1 →Notions and Knowledge Required
- 08:4929 martie 2018 08:49 dif ist +1 DIC Seminar 1 Fără descriere a modificării
- 08:3729 martie 2018 08:37 dif ist −1 DIC Seminar 1 →Exercise 3
- 08:3729 martie 2018 08:37 dif ist −22 DIC Seminar 1 Fără descriere a modificării
- 08:3429 martie 2018 08:34 dif ist −1 DIC Seminar 1 Fără descriere a modificării
- 08:3429 martie 2018 08:34 dif ist −11 DIC Seminar 1 Fără descriere a modificării
- 08:3229 martie 2018 08:32 dif ist +2.946 DIC Seminar 1 Fără descriere a modificării
- 08:2929 martie 2018 08:29 dif ist +4.782 N DIC Seminar 1 Pagină nouă: In this seminar you will learn to describe some simple digital circuits in Verilog language and use the Quartus II and ModelSim programs. '' 'Keywords:' '' logical gates, ports,...
- 08:2829 martie 2018 08:28 dif ist +885 N Digital Integrated Circuits (sem) Pagină nouă: Starting from the notions presented in the course, the Integrated Digital Circuit introduces the notion of hardware description language (HDL) and aims to familiarize the student w... actuală
- 08:2529 martie 2018 08:25 dif ist +91 Main Page Fără descriere a modificării
- 07:5329 martie 2018 07:53 dif ist +150 Digital Integrated Circuits (old lab) →Tutorials and documentations
- 07:5129 martie 2018 07:51 dif ist 0 Verilog →Module (sintetizabile)
22 martie 2018
- 19:0422 martie 2018 19:04 dif ist +20 Introduction. Verilog HDL (Verilog syntax) →Verilog HDL
- 18:4322 martie 2018 18:43 dif ist −194 Introduction. Verilog HDL (Verilog syntax) →Circuits
- 15:4122 martie 2018 15:41 dif ist 0 Fișier:Task3.zip Cbira a încărcat o nouă versiune pentru Fișier:Task3.zip actuală
- 14:5722 martie 2018 14:57 dif ist 0 PC Lab 3 Fără descriere a modificării actuală
- 14:5522 martie 2018 14:55 dif ist 0 N Fișier:Task3.zip Fără descriere a modificării
- 14:5222 martie 2018 14:52 dif ist +106 N PC Lab 3 Pagină nouă: DEADBEEF aecf7f1b29c2d321064ab1fe0a7f21cc76516f3ae97691969dff6ce6a2878d76a7b8ce94c97c265b536a6e4efc6eca46
- 14:5122 martie 2018 14:51 dif ist +25 Performance analysis and optimization →Lab sessions
- 13:4422 martie 2018 13:44 dif ist −60 Performance analysis and optimization →Lab sessions
- 13:3622 martie 2018 13:36 dif ist +60 Performance analysis and optimization →Lab sessions
- 13:3422 martie 2018 13:34 dif ist 0 Fișier:ML-L3 12 12.txt Cbira a încărcat o nouă versiune pentru Fișier:ML-L3 12 12.txt actuală
- 13:3422 martie 2018 13:34 dif ist 0 Fișier:ML-L3 15 9.txt Cbira a încărcat o nouă versiune pentru Fișier:ML-L3 15 9.txt actuală
- 13:3322 martie 2018 13:33 dif ist 0 PC Lab 2 Fără descriere a modificării actuală
- 10:5822 martie 2018 10:58 dif ist −108 Introduction. Verilog HDL (Verilog syntax) →Circuite
16 martie 2018
- 09:1016 martie 2018 09:10 dif ist −1 Performance analysis and optimization →Lab sessions
- 09:0616 martie 2018 09:06 dif ist +17 Performance analysis and optimization →Results
- 09:0316 martie 2018 09:03 dif ist −7 PC Lab 2 Fără descriere a modificării
- 09:0216 martie 2018 09:02 dif ist −7 PC Lab 2 Fără descriere a modificării
- 09:0216 martie 2018 09:02 dif ist +65 PC Lab 2 Fără descriere a modificării
- 09:0016 martie 2018 09:00 dif ist +222 N Fișier:ML-L3 15 9.txt This file is the code for a ML-L3 remote control used to shoot pictures remotely on a Nikon DSLR. Optimized for code size having 62.5% duty cycle in ON cycle (15us-9us for 24 us period) 46 program words with 0 RAM occupied
- 08:5916 martie 2018 08:59 dif ist 0 Fișier:ML-L3 12 12.txt Cbira a încărcat o nouă versiune pentru Fișier:ML-L3 12 12.txt
- 08:5816 martie 2018 08:58 dif ist 0 N Fișier:ML-L3 12 12.txt Fără descriere a modificării
- 08:5616 martie 2018 08:56 dif ist +40 PC Lab 2 Fără descriere a modificării
- 08:5516 martie 2018 08:55 dif ist +72 PC Lab 2 Fără descriere a modificării
15 martie 2018
- 12:1315 martie 2018 12:13 dif ist −4 Introduction. Verilog HDL (Verilog syntax) Fără descriere a modificării
- 12:1215 martie 2018 12:12 dif ist +1 Introduction. Verilog HDL (Verilog syntax) Fără descriere a modificării
- 12:0415 martie 2018 12:04 dif ist +61 Introduction. Verilog HDL (Verilog syntax) →Numere și simboluri. Baze de numerație
- 11:5515 martie 2018 11:55 dif ist −257 Introduction. Verilog HDL (Verilog syntax) →Semnale digitale
- 11:2915 martie 2018 11:29 dif ist −562 Introduction. Verilog HDL (Verilog syntax) →Analog signals
- 10:5615 martie 2018 10:56 dif ist +308 Introduction. Verilog HDL (Verilog syntax) Fără descriere a modificării
- 09:3715 martie 2018 09:37 dif ist +151 Introduction. Verilog HDL (Verilog syntax) Fără descriere a modificării
- 09:3515 martie 2018 09:35 dif ist +17.400 N Introduction. Verilog HDL (Verilog syntax) Pagină nouă: == Introduction to Digital Circuits == thumb|Analog signal === Analog signals === Începând cu lecțiile de electrocinetică de la orele de fizică...
- 09:2615 martie 2018 09:26 dif ist +68 Materiale didactice →Platforme de laborator
8 martie 2018
- 14:448 martie 2018 14:44 dif ist +31 Performance analysis and optimization Fără descriere a modificării
- 14:438 martie 2018 14:43 dif ist +98 Performance analysis and optimization Fără descriere a modificării
- 13:538 martie 2018 13:53 dif ist +85 PC Lab 1 Fără descriere a modificării actuală
- 13:428 martie 2018 13:42 dif ist +70 Performance analysis and optimization →Support materials
- 13:418 martie 2018 13:41 dif ist +73 Performance analysis and optimization Fără descriere a modificării
7 martie 2018
- 23:467 martie 2018 23:46 dif ist +7 PC Lab 2 Fără descriere a modificării
- 23:207 martie 2018 23:20 dif ist +47 PC Lab 2 Fără descriere a modificării
- 23:197 martie 2018 23:19 dif ist +28 PC Lab 2 Fără descriere a modificării
- 23:187 martie 2018 23:18 dif ist 0 N Fișier:NikonML-L3.png Fără descriere a modificării actuală
- 23:037 martie 2018 23:03 dif ist +45 PC Lab 2 Fără descriere a modificării
- 23:027 martie 2018 23:02 dif ist +5 PC Lab 2 Fără descriere a modificării
- 23:027 martie 2018 23:02 dif ist +470 N PC Lab 2 Pagină nouă: '''Session 2''' Codesize optimization: Implement a Nikon ML-L3 via software on a PIC10F200 (pattern is shown in the picture) 5 for up to 100 words of program memory, 6 words of...
- 22:577 martie 2018 22:57 dif ist +11 Performance analysis and optimization →Lab sessions
- 22:567 martie 2018 22:56 dif ist +47 Performance analysis and optimization →Lab sessions
